2026年上海科技大学信息科学与技术学院集成电路暑期实训报名通知

2026年上海科技大学信息科学与技术学院集成电路暑期实训

—— 纳米工艺大规模集成电路（VLSI）物理设计与实现 

培训内容：纳米工艺大规模集成电路（VLSI）物理设计与实现 （Cadence数字工具培训+RISC-V项目实操演练）

培训时间：2026年7月6日-7月31日期间（具体安排见下表）

培训地点：信息科学与技术学院3号楼101芯片设计实验室

可报名人数：35人 （创芯学院已统一报名的同学，请不要重复报名）

课程介绍：

如今我们正进入一个全面数字化的时代，芯片成为这个时代的一个重要指标。随着先进工艺的不断提升，芯片规模的不断扩大，使得芯片设计的难度越来越大。为了降低数字设计芯片设计的门槛，让设计者在数字设计中轻松处理大规模芯片电路，上科大与Cadence公司一起推出了数字芯片设计工具及项目实操演练的培训课程。Cadene公司的数字设计工具已经被绝大多数世界领先的芯片设计公司所采用，并且应用到很多实际的生活场景，比如手机、汽车、通讯等，都可以看到应用Cadence数字设计工具设计的芯片。

本课程从数字芯片设计的综合工具Genus出发，着重介绍从RTL到门级网表的实现，其中包括逻辑综合和物理综合的相关知识，也会分享综合设计中用到的一些重要技术，比如早期物理综合，功耗优化等。进入到物理设计课程中，我们会介绍业界主流后端设计工具Innovus，详细介绍在Innovus中如何对芯片做布局，包括Floorplan的设计，电源的布局和优化，模块设计的物理布局等等； 同时也会专题介绍芯片设计中的时钟树设计和优化，介绍业界首个同时考虑时钟和数据优化的引擎CCOPT； 在布线部分，我们会介绍先进工艺节点下的物理特性已经如何利用工具来布线和优化。在签核课程中，会结合实际的案例，介绍如何利用Tempus来做时序检查，违例分析排查。也会结合实际的项目来分享如何实现芯片签核的目标。

结合工具的培训，我们设计了一款基础的RISC-V核和同学们一起进行实操演练，课程今年计划新增与design signoff相关的内容，尽可能真实还原在流片过程中的指标考量；在结营时，课程专门安排了design for AI的前沿内容，帮助同学们拓宽视野。

课程内容及安排：

课前准备：

报名参加暑期培训课程的学生需提前具备一定的集成电路设计知识，熟悉Linux环境，熟悉vim/gvim命令及tcl等脚本语言。先修课程有《数字集成电路》《数字VLSI设计》等课程。高年级同学优先考虑。

可提前预习以下三种工具，便于跟上培训进度。

1.      Genus Synthesis Solution with Stylus Common UI

2.      Innovus Implementation System

3.      Tempus Signoff Timing Analysis and Closure

请大家扫描二维码或点击链接进行报名。请注意，此为实训课程，不计入课程学分，但按时完成全部实训内容后将由Cadence提供培训证书，助力实习及就业。请珍惜来之不易的实训机会。报名成功后，无故旷课者无法获得企业证书，并会影响后续学院的培训报名机会（有特殊情况需请假）。

报名网址：https://wenjuan.shanghaitech.edu.cn/vm/hVulcg0.aspx

报名阶段咨询可联系：苏老师 (suwy@shanghaitech.edu.cn) 

关于培训证书：

对于完成课程的同学，Cadence将授予纸质打印版的“数字签核实现全流程培训证书”。（其中表现优异的同学，Cadence将额外授予优秀营员证书。）

Cadence 楷登电子企业简介

Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续十年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 www.cadence.com。

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